45nm高k金属门逻辑技术

英特尔于2007年在华盛顿特区的IEDM会议上展示了新的45nm逻辑技术。晶体管特色了几种重要的技术变化,包括:

  • 铪基,高k栅极电介质
  • 双工作功能金属更换门
  • 增强的信道应变

高k电介质和金属栅极的组合提供了相对于先前技术节点的栅极泄漏的显着降低。通过增加信道应变,在PMOS晶体管中的源极和漏极中的GE分数增加,通过增加沟道应变来提高PMOS性能。

SEM图像(Intel提供)和英特尔45nm PMOS设备的Semulator3D模型的横截面。

图1:SEM图像(Intel礼貌)和英特尔45nm PMOS设备的Semulator3D模型的横截面。

除了高k电介质外,该过程的第一部分类似于旧技术节点,包括浅沟槽隔离,用于阈值电压的频道植入物,高k栅极电介质的原子层沉积,以及多晶硅栅极导体层。NMOS和PMOS都接收浅延伸植入物。

45nm晶体管栅极堆叠,显示高k电介质(黄色),临时栅极多晶硅和延伸植入物。

图2:45nm晶体管栅极堆叠,显示高k电介质(黄色),临时栅极多晶硅和延伸植入物。

下一步是PMOS装置的间隔物和SiGe形成的形成。SiGe过程涉及在浇口的两侧蚀刻凹槽,然后是外延SiGe生长。

外延SiGe生长后45nm PMOS晶体管。抗蚀剂(红色)在SiGe过程中隔离PMOS器件。间隔物在凹陷蚀刻期间略微削弱,在SiGe曲线中产生凹口,其在SEM中可见,并用Semulator3D精确地建模。

图3:外延SiGe生长后45nm PMOS晶体管。抗蚀剂(红色)在SiGe过程中隔离PMOS器件。间隔物在凹陷蚀刻期间略微削弱,在SiGe曲线中产生凹口,其在SEM中可见,并用Semulator3D精确地建模。

在SiGe形成之后,高剂量植入物限定源极和漏极区,然后硅化物和第一ILD层(ILD0)。通过将ILD层抛光到多晶硅栅极材料的顶部,然后去除多晶硅来形成金属栅极。这使得一个将填充有栅极金属的开口栅极区域。

在移除栅极多晶硅后,45nm PMOS晶体管,用于将Semulator3D模拟CMP凹陷的栅极多晶硅。

图4:45nm PMOS晶体管去除后栅极多晶硅,用于模拟CMP凹陷的栅极多晶硅。

栅极面积上的第一金属沉积物是PMOS功函数金属,其次是NMOS工作功能金属(在沉积第二工作功能金属之前,从NMOS晶体管中除去PMOS金属)。剩余的栅极空间填充有铝,过量地抛光以留出成品的高k金属栅极晶体管。

具有完成金属栅极的45nm PMOS晶体管

图5:45nm PMOS晶体管,具有完成的金属栅极


这里显示的3D模型是由Coventor创建的,通过研究关于英特尔45nm CMOS过程的公开发布的信息。没有专有信息用于创建这些模型或图像。

这里显示的3D模型是由Coventor创建的,通过研究关于英特尔45nm CMOS过程的公开发布的信息。没有专有信息用于创建这些模型或图像。

参考

[1] K. Mistry等,“具有高k +金属栅极晶体管的45nm逻辑技术,应变硅,9铜互连层,193nm干透视和100%PB-PATCLAGET”,Proc。IEDM 2007,PP。247-250。
[2]http://www.intel.com/pressroom/kits/45nm/photosphop.htm.

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