FinFET FEOL技术集成

纯几何比例的晶体管在90纳米时代结束。从那时起,大多数电力/性能和面积/成本的改进都来自结构和材料的创新,如finfet。不幸的是,将finfet投入生产需要大量的、耗时的、资源密集型的技术开发努力。使用SEMulator3D进行虚拟制造可以大大减少开发FinFET前线(FEOL)集成工艺流程所需的时间和资源。

名义流程开发

以SRAM单元为例,该单元必须符合已发布的sub-22nm技术节点:0.074um2[1]。可以对关键设计规则进行假设,例如86nm SRAM的门间距,以便将电池设计适应于6个72nm间距布线轨道。

以0.074µm2 SRAM细胞为例设计数据

图1所示。以0.074µm2 SRAM细胞为例设计数据

关于finfts[2]的一些出版物提供了足够的信息来在SEMulator3D中构建一个集成的、标称的流。图2中的3D视图显示了在集成流程的关键阶段之后SRAM单元的状态。

(a) Fin Definition and STI, (b) sacrifice gate module, (c) spacers and embedded SiGe, (d) Replacement Metal gate and (e) Middle of Line模块后的simulator3d模型输出

图2。(a) Fin Definition and STI, (b) sacrifice gate module, (c) spacers and embedded SiGe, (d) Replacement Metal gate and (e) Middle of Line模块后的simulator3d模型输出

模型校准与验证

为了使SEMulator3D模型具有预测性,必须对单个流程和集成流程进行校准。典型的fab内技术开发工作为校准和验证simulator3d模型提供了充足的数据。我们的示例SRAM细胞已经用现成的特征数据[3]进行了校准。例如,外延fet SiGe源/漏区是已发表的FinFET技术的一个可识别的特征。精确的选择性外延建模必须考虑到主晶面的不同生长速率。

(a)发表的文献和(b) SEMulator3D模型中SiGe嵌入应力源剖面的横截面比较

图3。(a)发表的文献和(b) SEMulator3D模型中SiGe嵌入应力源剖面的横截面比较

替换金属栅极的复杂集成也必须正确建模。该模块要求沉积的精确建模,双金属集成要求影响大量材料的蚀刻/清洁过程的准确性。

(a)已发表文献与(b) SEMulator3D模型替换金属门堆栈的截面比较

图4。(a)已发表文献与(b) SEMulator3D模型替换金属门堆栈的截面比较

源/漏嵌入式外延的预测建模

对于FinFET技术来说,嵌入式应力源的集成已经变得极其复杂,但对于实现晶体管性能目标仍然至关重要。外延前的工艺细节,包括矽翅的任何侵蚀或蚀刻,对最终的结构有很大的影响。在对集成工艺流程进行校准后,用simulator3d进行虚拟制造的实际价值才会显现出来。通过改变工艺流程中的行为参数进行的虚拟实验结果如下所示。

基于SEMulator3D的pet源漏选择性SiGe外延虚拟实验结果显示了外延前的鳍片侵蚀/蚀刻、外延靶厚度和主要晶面的相对生长速率的结构含义

图5。基于SEMulator3D的pet源漏选择性SiGe外延虚拟实验结果显示了外延前的鳍片侵蚀/蚀刻、外延靶厚度和主要晶面的相对生长速率的结构含义


仿真器3d模型显示pet源/漏选择性SiGe外延实验的选定结果,并描述宽度测量的位置

图6。仿真器3d模型显示pet源/漏选择性SiGe外延实验的选定结果,并描述宽度测量的位置

结果表明,在实际外延之前的工艺具有很强的结构依赖性。最终SiGe应力源的横截面面积由外延前蚀刻的翅片侵蚀量决定。腐蚀中2nm的差异几乎会使应力源的横截面面积增加一倍,并可能导致关键的性能影响。这项研究涵盖了全析因,243路实验,可以在几个小时的计算时间内完成。在晶圆厂进行类似的研究需要数百块完全集成的晶圆,以及数月的加工和表征时间。

结论

这个关于源/漏嵌入式外延过程的虚拟实验强调了SEMulator3D如何被用作过程集成的预测工具。在FinFET FEOL技术开发的集成和产量ramp阶段,SEMulator3D可以替代昂贵和耗时的硅学习周期。

参考文献

[1]木材、O;Sematech网站(www.sematech.org)
[2] Auth, c;超大规模集成电路技术研讨会,2012年6月
[3]哈,美国;国际电子器件会议,2012年12月

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