三维集成电路(IC)

SEMulator3D可以用来探索工艺变化对3D集成设备的影响。例如,可以进行片上电源的设计技术协同优化研究,以提高下一代技术的利用密度。

由于金属电阻接近~1kΩ/um,逻辑电网中的ir下降已成为制约标度的因素。模上电网由若干金属层构成,也可由用于核心关闭功能的电源开关组成。跨越电网的电压降的很大一部分是由于高阻标准电池电源轨造成的。另一种选择是使用埋地电源轨(BPR)标准单元库,它的电源轨设计成电阻为50Ω/um。在逻辑库中采用埋地电源轨可以显著提高利用率,并在大致等效电压降目标下降低逻辑核心区域需求。图1显示了埋地电力轨道技术的概要和一些硅数据。

埋地电力轨道技术说明

图1所示。埋地电力轨道技术示意图(imec提供)

引入新的互连方案并没有完全解决IR下降和利用率损失的问题,因为电网仍在标准BEOL中使用。因此,imec开发了一种新的互连方案,通过主动模的背面,从外部电源凸点传递电源。

三维集成逻辑技术

图2。拟议的后端电力输送网络的工艺流程

图2使用SEMulator3D说明了所提议的背面PDN的处理步骤。我们从BPR-Logic器件晶片开始,将其与载波晶片结合,然后将其减薄到500nm,厚度变化最小。接下来,通过钝化、高长宽比蚀刻、衬垫沉积和金属沉积完成高长宽比μ-TSV的图案化,然后是最后的化学机械平化步骤(CMP)。最后的设备晶片有一个标准的金属堆栈,它只用于信号路由。P/G栅极采用μ-TSV和金属层。在SEMulator3D中建模的网格电阻对各种工艺参数的灵敏度如图3所示。

三维集成电路工艺建模

图3。埋地电轨对不同工艺变量的电阻灵敏度

在该工作中,开发人员将3D - μTSV技术和逻辑技术相结合,将电网从设计预算中解耦。该技术采用图2所示的工艺步骤,从薄化器件晶圆的背面提供电力。分析表明,显著节省了面积,降低了ir。利用SEMulator3D探究工艺变化对功率轨电阻的影响,了解工艺变化对process of Record的影响。

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