图4所示。基于(a)翅片自对准双图形、(b)源/漏极外延生长和接触以及(c)栅-源/漏极间隔片的TEM截面进行模型校准。
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白皮书:基于虚拟制造的DRAM过程窗口优化

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随着先进的CMOS缩放和新的存储技术的发展,越来越复杂的垂直结构给制造和产量带来了意想不到的挑战。在3D NAND闪存中,为了降低比特成本和增加芯片密度,正在开发超过192层多层方案的堆栈。然而,这给蚀刻高纵横比孔、光刻对齐裕度和交叉晶圆均匀性带来了前所未有的挑战。类似的问题也出现在DRAM技术的开发中,主要的制造商努力将这些设备扩展到1xnm、1ynm和1znm。不断的工艺开发和集成挑战为3D DRAM结构技术路径带来了规模问题。随着行业焦点从2D结构的可预测单元流程的缩放转移到复杂3D结构的全面集成,新的集成和模式方案正在给DRAM的制造和产量带来挑战。

传统的DRAM工艺表征和优化的实验设计(DOEs)需要大量的非工艺时间和晶圆成本,而且是不可接受的冗长和昂贵的。在本研究中,使用SEMulator3D来模拟蚀刻工具变化(如材料选择性或通量分布)对器件电性能的影响。通过一个简单的DRAM器件研究,突出了栅刻蚀行为和刻蚀台阶特性对电性能和成品率目标的影响,并演示了虚拟制造如何有效地解决DRAM技术发展过程中复杂的半导体制造和成品率挑战。

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