图6-分离栅通栅晶体管工艺流程
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图4。基于TEM截面的模型校准,用于(a)翅片自对准双图案,(b)源/漏外延生长和接触,(c)栅极到源/漏极间隔。
使用虚拟制造对器件性能的工艺变化分析:CMOS 14 nm FinFET载体上演示的方法
2020年11月30日

白皮书:使用组合工艺和电路模拟评估源漏epi实现对逻辑性能的影响

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在本文中,我们探索了一种使用Semultact3D®[1]的端到端解决方案,以解决在电路模拟中包含工艺变化效应的需要。我们首次将Semultact3D与BSIM compact建模相结合,以评估工艺变化对电路性能的影响。该研究的过程集成目标是根据速度和功率性能优化高级节点FinFET的触点和间隔层厚度。为了做到这一点,我们比较了三种具有不同间隔层凹陷水平和外延形状生长曲线的结构。我们研究了低k间隔层厚度变化的影响,以选择间隔层厚度和S/D epi形状的最佳组合,从而提高速度和功率性能。

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