关于三维集成及其复杂性的思考

随着半bob官方网站平台导体技术扩展到20nm节点及以上，工艺复杂性、电气性能和电路密度的权衡变得极难优化。随着对更高密度、更低功耗和更高带宽的需求加速，3D集成的动机变得更具吸引力。随着3D集成的出现，“超越摩尔定律”集成的前景出现了，它将芯片堆叠在芯片上，并通过硅通孔（TSV）将它们连接起来。3D集成存在多种定义，例如多芯片封装（也称为封装中系统，或SiP），其中多个芯片安装在连接它们的公共基板上，封装中封装（PiP），其中多个SiP安装在较大的SiP中，以及封装上封装（PoP），其中一个SiP安装在另一个SiP上。所有这些方法都提供了一定程度的密度优势，然而，3D集成的最终目标是将硅层相互叠加，每个硅层都包含后续的电路层，所有电路层都与TSV相连。CEA Leti已经证明了这种3D集成方法，并在IEEE Spectrum中进行了报告（参见下图1）。

虽然这种方法看起来相当直接，但过程的复杂性是相当巨大的。在底层电路上制造一整层半导体电路不是一件简单的事情。上层器件的工艺温度会对底层器件的特性产生不利影响。这个潜在的问题只会随着未来几代人电路的增加而恶化。TSV的尺寸(通常以微米为单位)也很关键，因为它比底层硅器件的纳米尺度尺寸要大得多。这就限制了tsv使用相当低密度的连接，例如连接逻辑电路到存储单元所需的连接。不幸的是，逻辑电路的密度要求比这要高得多。然而，“真正的”3D集成的复杂性要求建模平台能够准确地建模过程中微妙的集成权衡。

虚拟制造建模在提供对给定三维集成流的逐步过程的深入了解方面可以发挥神奇的作用。利用虚拟制造软件平台可以精确地模拟底部核心级工艺，同时还可以模拟额外的顶部工艺，包括必要的晶圆键合步骤。可以系统地研究两层之间的相互作用，包括粘结过程产生的界面效应和区分两层的热效应，以确保实现最优化/无缺陷的工艺流程。从对齐角度来看，各种硅层与TSV的互连是一个挑战，特别是当TSV将一个级别的源/漏扩散连接到另一个级别的特定扩散时。潜在的未对准是一个问题，并试图利用对准和重叠约束优化TSV尺寸约束。这是一个虚拟制造可以大放异彩的领域。Coventor的Sempulator 3D虚拟制造平台非常适合复杂3D工艺流程的初始工艺/集成研究（见下文完成的3D虚拟制造流程）。该平台能够在3D工艺流程中系统地构建从起始硅衬底到最终第二层粘结硅的完整工艺流程，包括形成TSV所需的必要蚀刻步骤。该平台还能够运行大量未对准和临界尺寸变化的相关性研究，以从多维视角准确绘制最佳工艺条件，从而产生完全优化的工艺流程，并生成流程中每个工艺步骤的3D图片。Semultact3D结果最显著的优点之一是能够逐步系统地可视化流程，以更好地理解集成问题，从而减少运行多个硬件拆分以找出问题的成本。