连接晶圆级寄生参数提取和网表
2019年4月18日
利用半导体工艺窗口优化控制变异性
2019年6月25日
随着半bob官方网站平台导体技术规模的缩小，3D NAND闪存的工艺集成复杂性和缺陷也在增加，部分原因是堆栈沉积更大，晶圆中心和晶圆边缘之间的厚度变化。业内人士正在努力降低晶圆边缘的缺陷密度，以提高整体晶圆良率。关注的重点是常见的晶圆斜面缺陷，如剥离(或分层)，颗粒污染，电弧和微掩蔽，以提高成品率。现在我们将详细审查这些缺陷并讨论防止它们的方法。
斜
从2-3mm的出到晶圆的边缘，有关注的五大区域：晶圆顶部边缘，上斜面，顶部，下部斜面，并且晶片底边（见图1)[1]。
制造标准要求对斜面区域进行抛光，以防止晶圆开裂和切屑。在晶圆平坦表面和弯曲区域之间的边缘区域，材料以不均匀的厚度沉积，并以不同的速率[2]刻蚀。在蚀刻过程中，这些材料中的一些可能会在边缘被不当地移除，而一些残留颗粒或蚀刻聚合物可能会落在斜面或晶圆背面。这种颗粒和材料的积累会导致晶圆的剥落或分层，导致随后的成品率损失。
类型的缺陷
剥落(或分层)或颗粒缺陷:
在半导体制造过程中，有许多方法可以发生剥离或微粒污染。被围绕边缘半导体制造包裹物，斜面区域，和顶点期间沉积的膜。由于随后的干蚀刻是不是各向同性的，它们可以在边缘除去一些堆叠而不是完全围绕斜面或顶点区域[3]。因此，剩余的层叠膜可以具有界面应力，防止它们附着正常。退火步骤将导致该膜的粘合性劣化的材料特性在加热和冷却过程发生变化。这可能会导致水泡形成，并且这些水泡可以继续通过热膨胀进一步增长。如果水泡由晶片处理破碎，可以创建另外的颗粒。湿法蚀刻工艺也可以攻击在晶片边缘上的薄的表面，导致产生更多的颗粒分层。这是一个严重的缺陷，因为这些颗粒可能潜在地在晶片和增加的产量损失[4]的中心降落。剥离也可以发生在3D NAND作为碳沉积，尤其是与记忆孔和楼梯图案化，是非常厚的，并且具有潜在的折断并成为剥离源。
弧光：
电弧是一种产生延长的放电中的气体的电击穿。存在需要反应离子蚀刻和钨（W）填充，其中电弧可以发生的工艺步骤。电弧或等离子体的放电的问题是在RIE过程尤其明显。电弧损坏，可能会发生由于高纵横比RIE过程中的低介电绝缘层不相等的电荷分布。电弧损伤趋于发生邻近金属化线，其充当接地路径到介电绝缘层中的电荷的区域。薄的中间层电介质（ILD），金属屏障（TiN）和导体膜的多个层（W）可以在具有不同厚度的晶片边缘形成由于不完全除去残留的颗粒。这些残留颗粒在晶片上的不同位置产生不同的材料之间的不期望的接口，在所述金属界面使电荷积累，其中金属可以爆发性汽化[5]。此电荷累积导致从该斜面区域的金属颗粒的喷射到晶片的有效区域，使不同类型的短裤和显著影响产率。因此，在金属沉积之后RIE期间除去破坏性电弧的任何未来的可能性所需要的适当斜面蚀刻。另外，在3D NAND使用的碳硬掩模是导电的，并且应被删除，因为它也可以是一个电弧源。
微掩蔽或针状缺陷:
微掩膜或针状缺陷在任何高纵横比蚀刻过程中都可以看到，例如那些用于生产DRAM、NAND和功率器件的蚀刻过程。3D NAND闪存的缩放加剧了这一特定缺陷。这些缺陷发生在斜面区域，如果蚀刻材料暴露在斜面在蚀刻过程。在浮动栅OPOP (Oxide-Poly Si-Oxide-Poly Si)栅第一集成中，存储孔蚀刻对衬底无选择性，并且在蚀刻过程中会在斜面区域发生严重的微掩膜。在电荷阱ONON (oxide - nitride oxide - nitride)替代栅集成中，记忆孔和狭缝刻蚀对硅衬底具有选择性。在斜面处的微掩蔽可以通过仔细应用斜面蚀刻步骤来减轻，以防止它发生在氧化物氮化层上。在ONON集成过程中，氮化物被去除，随后被钨取代。这种氮元素挖掘步骤可能会在斜角处通过湿侧切造成缺陷，特别是如果之前的高长宽比蚀刻步骤在该区域造成微掩蔽。
斜角腐蚀过程
该斜面蚀刻工艺被用于去除在晶片的边缘的任何类型的膜，无论是电介质，金属，或有机材料膜。在这个过程中，晶片是由顶板和底板保持，使得晶片边缘是晶片的仅暴露部分（见图2(6)］．这样可以确保只蚀刻晶圆片的边缘。
在斜面蚀刻过程中，N2从晶圆中心向边缘流动。这可以防止颗粒被推到晶圆的中心，从而污染晶圆并产生成材率问题。任何斜面蚀刻的定位都是至关重要的，因为一个错误可能会导致晶圆上的厚度变化问题。斜面蚀刻通过防止剥离、电弧和微掩膜问题，有助于降低晶圆边缘的缺陷密度。
结论
当技术规模缩小、复杂性增加时，减轻边缘缺陷是提高产量的一个关键方面。了解剥离、电弧和微掩膜等边缘缺陷对提高晶圆成品率至关重要。这些特定的缺陷可以通过在工艺流程的特定点添加斜面蚀刻和斜面清洁工艺来缓解。斜面蚀刻和斜面清洁工艺将是未来技术节点的关键，随着集成挑战的增加，我们可以预期这些工艺的数量将会增加。
注意:Coventor团队将发表关于斜面缺陷建模的未来文章，以突出故障模式和潜在的解决方案。
参考文献
[1] Porat的，罗尼，等人。，IEEE / SEMI / ASMC会议，2008“用于晶片边缘和斜面缺陷，根本原因分析基于SEM-方法”。
[2] Yavas，O.，里氏，E.，Kluthe，C.，和Sickmoeller，M。，“前沿DRAM制造晶片边缘屈服工程，”半导体FABTECH。，第39，第1-5页，2009年。
[3] Morillo, J.D., Houghton, T., Bauer, J.M. (IBM), Smith, R., Shay, R. (Rudoph Technologies), “Edge and Bevel Automated Defect Inspection for 300mm Production Wafers in Manufacturing,” Semiconductor Manufacturing Magazine, June 2005.
[4] Burkeen，F.，Vedula，S.，米克斯，S.（KLA Tencor公司），“可视化晶圆的边缘，” 2007年春季收益管理解决方案。
[5] Bunke, C.， Houghton, T.， Bandy, K.， Stojakovic, G.， Frang, G.，“斜面RIE在铜BEOL加工中的应用”，第23届IEEE/SEMI Advanced Semiconductor Manufacturing Conference (ASMC)， ISSN: 1078-8743, 2012。
[6] Tran, Stephen, et al.，“工艺诱导晶圆几何形状对亚2x nm节点中心和边缘光刻性能的影响”，AMC 2015，中国先进半导体制造会议(IEEE/SEMI)， pp. 345- 350,2015。
