半导体存储器的发展和当前的挑战

最早的全电子存储器是威廉-基尔伯恩管，于1947年由曼彻斯特大学开发。它使用阴极射线管在屏幕表面以点的形式存储比特。从那时起，计算机存储器的发展包括许多磁存储器系统，如磁鼓存储器、磁芯存储器、磁带驱动器和磁泡存储器。自20世纪70年代以来，主要的集成半导体存储器类型包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和闪存。

当我想到计算机内存时，我首先想到的是DRAM和SRAM。DRAM是两种内存类型中密度最大的，而SRAM具有最快的片上缓存。这两种半导体存储器已经存在了几十年。DRAM的发展是由密度和成本驱动的，DRAM需要刷新周期来维护存储的信息。另一方面，SRAM的发展是由单元面积和速度驱动的，SRAM不需要刷新周期来维持其存储的“1”和“0”。

DRAM技术是从早期的随机存取存储器(RAM)发展而来的。在DRAM推出之前，RAM是一个众所周知的内存概念。RAM内存在读/写操作期间临时保留内存状态，每次计算机关闭时擦除内存。RAM最初使用的是由电线和磁铁组成的复杂系统，体积庞大且耗电大，在实践中抵消了它的理论效率。IBM的传奇贡献，感谢Robert Dennard，是减少RAM到一个存储单元只使用一个晶体管和一个存储电容。登纳德发明的最终效果是，在现代计算机中，一个芯片可以容纳10亿个甚至更多的RAM单元。

当今DRAM技术的复杂性是由许多影响CPU的相同开发挑战驱动的，包括多模式和邻近效应，以及存储节点泄漏问题。DRAM的开发需要精确的建模来预测和优化这些影响，并避免产量问题。例如，位线（BL）心轴垫片和掩模移位的挑战在确定BL到活动区域（AA）接触区域时可能是关键的，如果不解决，可能会导致不良的成品率。

仅使用晶圆实验来识别和关联驱动晶圆级故障的特定工艺参数是极其困难的。在工艺变化研究过程中制造测试晶圆片，并测量晶圆上的接触面积，是非常耗时和昂贵的。使用高级流程建模技术可以避免这种时间和费用。通过对BL间隔片厚度变化和BL掩模位移同时建模，可以根据DoE(试验设计)统计变化研究确定最小接触面积。这种工艺变化能力，加上内置的结构搜索/DRC能力，可以确定芯片上的最小接触位置区域。配音器3D^®是一个过程建模平台，可以执行这些类型的研究。使用Semultact3D，我们可以进行工艺变化研究，以查看BL心轴垫片厚度和掩模移位的潜在问题。图1（a）显示了一个使用SEMulator3D检查BL间隔物厚度和掩模移位对BL/AA接触面积影响的示例。图1（b）确定了最小接触面积的片上位置。

图1所示。(a) BL/AA接触面积vs BL间隔层厚度和掩模位移，(b)表示感兴趣的最小接触面积。

中的另一个过程关注点产品过程开发存储节点触点是否接近相邻的有源区域，因为太接近会导致设备短路。追踪这些潜在空头的根本原因是困难的，但它们可能会在开发周期的后期造成灾难性的可靠性和产量问题。准确建模并识别不同z位置的电容触点和AA之间的最小间隙，在胶带脱落之前，可以帮助缓解这些未来的可靠性和产量问题。图2说明了在流程建模期间发现的BL到AA联系区域，并突出了需要通过流程或设计更改来解决的最小间隙位置。这两个示例说明了过程步骤之间的复杂交互作用，以及对DRAM可靠性和产量的影响，以及能够准确地对这些交互作用建模的重要性。

图2。虚拟晶圆制造过程建模(SEMulator3D)显示存储节点接触和AA之间的潜在短路。

闪速存储器发明于1984年，可以多次擦除和重新编程。它用于消费设备、企业系统和工业应用中的存储和数据传输。闪存将数据保留更长的时间，无论配备闪存的设备是通电还是断电。闪存现在已经从2D技术转变为3D技术（3D NAND），提高了内存密度。

单层3D NAND结构的蚀刻非常复杂，因为必须在一组交替材料中蚀刻非常高的纵横比孔。此外，在蚀刻过程中必须避免孔弯曲和倾斜。另外还需要创建一个“狭缝”蚀刻来分离相邻的存储单元。3D NAND结构增加了形成字线（WL）触点所需的“阶梯”蚀刻的复杂性。图3显示了一个完整的3D NAND阵列，在SEMulator3D中建模。它说明了最先进的3D NAND内存设计的结构复杂性，这是一种简单的单层结构。

图3。用SEMulator3D建模的单层3D NAND存储单元

在从2D闪存结构过渡到3D闪存结构的过程中，工艺复杂性急剧增加，因为3D结构需要多层柱状蚀刻操作。大多数3D NAND内存堆栈现在都有两层高，这增加了对顶层到底层错位的额外关注。多层3D NAND柱蚀刻的问题和关注点如图4所示。

图4。仿真器3d输出说明了层不对中问题和由此产生的支柱腐蚀偏移。

在这个图中，我们展示了一个层错位的例子和由此产生的支柱腐蚀偏移。这种类型的偏差可能是由过程可变性引起的，并且必须纳入任何3D NAND工艺开发项目。从这个例子可以看出，层对层对齐在创建健壮的多层3D NAND存储单元中起着关键作用。与我们的DRAM例子类似，可以在模拟3D NAND多层对齐错误的SEMulator3D中运行DoE统计变化研究，并可以在无需基于晶片测试的时间和费用的情况下采取纠正措施。