MEMS+4.0：消除MEMS和ASIC设计师之间的障碍

MEMS传感器从不掌握自己 - 总是有一个附带的ASIC，条件MEMS输出或控制MEMS。我们过去经常写博客关于MEMS和ASIC设计团队之间的障碍的白色论文。出于功能验证的目的，ASIC设计人员需要在其原理图上进行MEMS块，其中底层模型捕获MEMS的行为。这个问题的产生是因为MEMS和ASIC设计团队用完全不同的方法来模拟其各自设计的功能。MEMS设计人员使用有限元分析工具，而ASIC设计人员使用如Cadence Specter等模拟/混合信号电路模拟器。有根本没有办法包括电路仿真传统的有限元模型，即使有模拟会跑的那么慢，它本来没有实际用途。为了克服这种不兼容，所有的MEMS公司，我们已经与从事依靠如Verilog-A硬件描述语言，与ASIC球队的电路模拟器兼容手工制作的MEMS器件模型。需要花费大量的时间，专业知识和技能，并在Verilog-a中验证MEMS设备模型。由于技术难度，通常过度简化了手绘模型，省略了MEMS行为的重要方面，例如机械模式和非线性效果之间的交叉耦合。此外，需要持续的努力来使手工模型与实际的MEMS设计保持同步，为版本偏差和人为错误留下充足的机会。毫无疑问，最终结果是额外的设计旋转，不仅在工程时间昂贵，而且在较长时间到市场。 The graphic below illustrates this barrier.

自2008年开始开发MEMS+套件以来，我们一直在努力打破这一障碍。MEMS+有限元模型的模拟速度比传统有限元模型快几个数量级，并且与Cadence Spectre和APS兼容。随着我们刚刚发布的MEMS+4.0版本的发布，我们在MEMS和ASIC设计师之间增加了一条间接通道。这个MEMS+4.0版本添加了一个新的可选功能，可以导出Verilog-a格式的降阶模型。我们所说的减少订单是什么意思？假设一个典型的MEMS+陀螺模型有几百个自由度（电路模拟器中的内部变量）。降阶导出模型将有大约10个自由度！这些导出的Verilog-A模型不仅模拟速度非常快，通常比原始MEMS+模型快50到250倍，速度与简化的手工模型一样快，而且Verilog-A实现使它们与大多数商用A/MS模拟器兼容。

正如在仿真领域中经常出现的情况一样，在使用完整的MEMS+模型和降阶Verilog-a模型之间，需要在速度和精度上进行权衡。例如，完整的MEMS+模型包括所有非线性且完全参数化，而Verilog-A模型包括一些选定的非线性且非参数化。尽管如此，我们的内部测试和客户使用MEMS+4.0 beta版本进行的测试表明，在标称操作条件下，完整型号和降阶型号之间具有极好的一致性。我们期望ASIC设计师在大多数情况下都会使用降阶Verilog-A模型来充实和优化他们的设计，但他们也会使用和欣赏完整的MEMS+模型来调查极端情况和诊断异常行为。有了MEMS+4.0，现在MEMS和ASIC设计师之间有两条伟大的道路。

我们客户对这一新能力的早期回应是巨大的。一个顾客的ASIC设计经理，评估了MEMS + 4.0 beta释放确认了用于商业陀螺仪设计的出口Verilog-A模型的准确性和速度（见MEMS+4.0新闻稿）。在过去的一个月里，我拜访了我们的许多客户，他们都对尝试新功能充满热情。作为波士顿地区的长期居民，这并不像波士顿红袜队赢得世界大赛那样令人兴奋。但对于MEMS设计软件的开发人员来说，倾听客户的这种兴趣是最好的。快乐合作设计！