推进到3NM节点及更大：技术，挑战和解决方案

似乎昨天，FinFET是通过收缩栅极长度和所需静电施加的装置缩放限制的答案。FinFet的引入开始于22 NM节点，并通过7 NM节点继续。超过7nm，看起来纳米片设备结构将用于至少5nm，并且可能是3nm节点。纳米片器件结构是IBM [1]的脑壳，雄辩地将FinFET结构放在侧面，然后将这些纳米片彼此叠加。这增加了每个有效的占地面积的有效设备宽度，最终可用的驱动电流。图1显示了从双堆叠结构到优化的单叠结构的纳米片结构的演变。图2显示了W的改进_eff（总有效宽度）在固定的有源区域宽度，将极其缩放的FinFET与包含3个级别的优化的单个纳米片堆叠进行比较。

优化Nanosheet性能需要仔细设计纳米片宽度（D._线)，纳米薄片厚度(T_线)和纳米片间距(Tsus)，如图3所示。图4显示了FinFET和纳米薄片器件的最终器件电特性。通过对几何结构的精心优化，纳米薄片在静电和相对于I_在/我_离开性能（图4）。即使具有较高的总CEFF（有效电容），纳米型交流频率性能也会改善其FinFET前身（图5）

当我们考虑3个NM节点和超越时，首选设备架构可能再次从纳米片到堆叠的叉绳架构[3]。堆叠的叉子设备类似于纳秒装置，现在只有NFET和PFET器件彼此相邻，并且由介电壁分开，极大地降低了N-TO-P间距。IMEC的研究人员使用其2nm技术节点量化了叉绳结构的功率性能优势。它们以恒定功率展示了10％的速度优势，与纳米片装置相比，恒定速度的功率降低24％。这种性能增益通过减少C的组合来实现_米勒电容（由于槽漏重叠较小），以及增加片材宽度以改善驱动电流的能力。

随着我们扩展到3 nm及更大，BEOL互连技术还必须扩展，以利用这些新设备结构创建的电源性能改进。BEOL互连需要提供低线和电阻，以确保功率效率并满足较小线宽的可靠性要求。双层镶嵌互连过程一直是多种技术几代的BEOL主控，但可能有未来的缩放问题。直到最近，铜一直是互连的选择的金属，但随着我们继续朝向更小和更小的金属间距，它是从阻力和可靠性的挑战。铜衬垫要求限制将该金属缩放到较小尺寸的能力。这种限制提高了用替代金属如CO，Ru和Mo在局部金属水平上替换铜的研究。混合金属化或通过预填充是正在探索的其他技术选项，以缩放BEOL互连（见图7）。

除了金属的选择，在20纳米间距形成金属互连的过程也在研究中。双大马士革的尺度限制导致了对减法金属蚀刻或半大马士革工艺的新兴趣。在这种方法中，一个通道蚀刻在电介质中，然后用金属填充。然后将金属直接蚀刻在晶圆上。铜的蚀刻局限性要求在半大马士革工艺中也要考虑其他金属(如Ru或Mo)。半大马士革流程流有许多潜在的问题。这包括更有挑战性的对齐过程(因为一旦晶圆被金属覆盖，就很难看到对齐标记)，以及金属蚀刻和LER(线边缘粗糙度)问题。然而，半大马士革工艺流程也有许多优点。这些优势包括:

• 增加金属线的纵横比的可能导致阻力
• 能够在金属线之间结合空气间隙，这可以显着降低电容[5]。

总的来说，在器件结构和BEOL互连方案方面，通往3nm及以上的道路充满了令人兴奋的机遇。当然，目标是最大化芯片性能，同时最小化芯片功耗、工艺复杂性和成本。这是一个极具挑战性的问题，需要在工艺和设备建模、工艺集成和晶圆制造方面进行大量研究，以确定最佳选择。这项工作有望引领下一代纳米片和叉片结构的商业化，因为我们将推进到3纳米节点及以上。

引用:

1. N.Loubet等人，VLSI技术研讨会（2017年）。
2. S-D。金，等人。，IEEE SOI-3D-SubThreshold Conf。（2015）。
3. IMEC出版物
4. J. Ryckaert等，IEDM 2017。
5. Z. Tokei，等，IEDM 2020。