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在摩尔定律的驱动下，存储和逻辑半导体制造商追求更高的晶体管密度，以提高产品成本和性能[1]。在NAND Flash技术中，这导致了3D结构取代2D平面设备的市场主导地位。在3D NAND设备[2]中，通过增加堆栈层计数，设备密度可以线性增加。同时，图形方案优化也可以提高三维NAND有效器件密度。在本讨论中，我们将分析在不同的TCAT(太比特单元阵列晶体管)3D NAND节点上的阶梯和狭缝结构的各种模式方案。我们将比较这些方案，以了解它们对有效晶体管密度的影响。本研究中使用的方案和数据基于(或从)TechInsights发布的拆卸报告®。模式模式的变化，以及由此产生的虚拟结构，使用SEMulator3D®半导体的平台。
模式模式对过程窗口的影响
在三维NAND中，位线方向的狭缝间距和交叉位线方向的阶梯间距是决定存储单元和阶梯面积的两个最重要的因素。传统的方法是通过减小狭缝和楼梯结构的CD和间距来减小存储单元和楼梯面积。不幸的是，这些变化会给光刻和下游蚀刻和间隙填充工艺带来许多挑战。例如，如果狭缝间距减小，沟道孔间距也必须同时减小。随着沟道孔间距和CD的减小，其他工艺(如在蚀刻过程中沟道孔到沟道孔桥，或在蚀刻和沉积过程中沟道孔到基片的打开)的允许工艺窗口将变得更窄。此外，收缩楼梯CD和间距将需要一个更均匀的楼梯角度，以及更小的CD变化在楼梯蚀刻过程。这些狭窄的过程窗口是需要的，以便下游楼梯接触将准确地落在楼梯中心，而不缩短在楼梯侧壁的字线。在不牺牲允许的工艺窗口的情况下提高器件密度是三维NAND工艺开发中的关键问题。
为了进一步探索这个问题，32P、64P和96P TCAT 3D NAND设备使用了TechInsight的反向工程报告建模。图1在32P、64P和96P节点上显示3D NAND狭缝和沟槽孔的俯视图，同时图2在这些相同节点处呈现3D NAND楼梯的横截面视图。总结了有关所建模结构的基本尺寸信息表格1。在表格1，裂缝和楼梯间距不减少在更先进的节点。相反，它们被扩大以扩大过程窗口。通道孔计数每狭缝，以及字线对计数每楼梯，增加在两个最先进的节点。我们将讨论如何在不缩小绝对音高和光盘的情况下，通过改变模式来增强内存密度。
额外迷你狭缝的图案化方案分析
在32P TCAT进程节点上，可以使用位行和字行组合在任意两个狭缝之间对4个内存单元中的1个进行排他寻址。在64P和96P工艺节点上，引入一个额外的迷你狭缝工艺来切割中心虚拟通道孔，并有效地将9个孔切割成每边4个孔。mini狭缝将顶部的3个ON堆栈分成两侧，左侧和右侧连接到单独的弦选择线。通过位线、字线和字符串选择线的组合，9个存储单元中的1个可以使用迷你狭缝和两个较大的普通狭缝进行专用寻址。微型狭缝的引入提供了三个好处:
- 与较大的法向狭缝相比，该狭缝具有较小的CD和相邻孔洞间的空间，节省了位线方向的面积;
- 采用虚拟孔洞和小狭缝时，孔洞图案更加均匀，孔洞CD和深度载荷减小;
- 物理结构也强大，因为迷你狭缝只切割3层，并且在两个深狭缝之间支撑9个通道孔。
不幸的是，这些益处在额外的过程和面具中都有额外的成本。此外，由于较大的横向蚀刻和沉积距离，替换金属栅极工艺要具有挑战性。
图3显示迷你狭缝布局设计(图3A)，带有TCAT迷你狭缝的横截面和俯视图。图4突出显示在Semulator3D中建模的Mini Slit过程流程。该过程流量由两个步骤组成，由叠层形成之后的迷你狭缝光刻和蚀刻工艺组成，然后在楼梯蚀刻之后进行迷你狭缝和阶梯氧化物填充工艺。
楼梯的图案化方案分析
在3D NAND中，字线金属通过楼梯区域的楼梯接触连接到BEOL金属。每个字线金属层也在每个楼梯上分开。在32P TCAT过程中(见图2)，每个字行金属被分配到跨位线方向的单个步骤。在64P和96P工艺中，每个楼梯在交叉位线方向上包括4对字线金属，突出额外的掩模和工艺步骤是必要的，以从位线方向上的单个堆栈分离这4个堆栈。传统上，从一个堆栈中拆分4个堆栈，需要2个掩码。采用厚抗蚀剂和整齐的阶梯蚀刻的光刻在阶梯成形中已被广泛采用。因此，在主楼梯蚀刻过程之前，可以使用分离掩模结合修剪过程将一个堆栈从一个堆栈中分离出4个堆栈。
图5使用64P过程显示潜在的分割和楼梯布局设计。我们假设位线在y方向上取向，而字线在x方向上取向。楼梯堆叠分流步骤旨在成对分开到单元区域右侧和左侧的4个不同深度。深度应在包含相同Y坐标的任何两侧互补，从而可以在特定方面选择特定字线。
图6提供楼梯堆叠分割中使用的流程步骤的3D可视化。在楼梯堆叠分裂，1分裂掩模，3蚀刻步骤和2修剪步骤是必要的，如图所示图6。在每个蚀刻步骤之前，y方向上的抗蚀剂边界应通过使用光刻或抗蚀剂修剪过程（较大的狭缝在抗蚀剂边界上对齐）时严格与狭缝或迷你切口进行严格对准。因此，每个装饰步骤将在x和y方向上消耗大约740nm的抗蚀剂。图7突出显示楼梯轮廓在细胞边缘的实际芯片，显示一个类似的轮廓，以Cut1图像图6并演示了流程模型的准确性。
图8为拆分过程完成后楼梯的主要形成过程。在这个插图中，3个楼梯面具，3个光刻步骤和7个蚀刻步骤与6个修整工艺步骤(在每个光刻步骤之后)相结合，形成超过16个楼梯结构。4对ON堆栈在每个蚀刻步骤被删除。在每个修剪步骤中，大约670 nm的抗蚀剂消耗在侧壁。如果你比较的横截面的Cut1图像图8使用实际的芯片图像图5 (c)，一个非常相似的楼梯剖面显示。需要指出的是，在这些过程中，stair掩码序列可以由stair 1->2->3修改为3->2->1。这种阶梯模式可以提供多种好处。X方向的区域可以通过使用分割蒙版从Y方向的1个堆叠中分割4个堆叠来保存，创建4对ON堆叠。此外，在X方向可能需要更少的口罩。
在本研究中，我们使用了SEMulator3D来创建三维NAND分割和楼梯模式的过程模型。SEMulator3D虚拟制造平台增加了对这些复杂的3D NAND集成方案及其产生的3D结构的理解和可见性，以及时间和成本效益的优化方法。
参考
- G. E. Moore, G. E. Moore，“将更多元件植入集成电路”，电子杂志，第38卷，第2期。第8页114-117页，1965年4月。
- Mokhlesi N, Scheuerlein R，发明家;SanDisk 3D LLC，受让人。三维NAND存储器的制作方法。美国专利美国7,575,973。2009年8月18日。
- 32P TCAT从TechInsights拆除报告
- 64P TCAT从TechInsights拆除报告
- 96p tcat从TechInsights拆除报告
