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实验设计（DOE）是半导体工程研发中的强大概念。用于探讨实验变量的敏感性及其对最终设备性能的影响的实验。精心设计的DOE可以帮助工程师使用有限数量的实验晶片运行来实现目标半导体器件性能。然而，在半导体设计和制造中，DOE（或实验）空间通常不完全探索。相反，通常使用非常传统的试验和错误方法来探索有限的实验空间。这是由于半导体制造过程中有太多变量来充分探索整个设计和制造空间。为了探索整个DOE空间可能需要极大量的晶圆（具有显着的晶片成本和循环时间）。这使得完全探索所有潜在的设计和制造替代品，这使得它无法实现或不切实际。在这种情况下，在探索大潜在解决方案空间时，虚拟流程模型和虚拟确实可以是一个有价值的工具，同时降低Si实验成本的同时加速过程开发。在此博客中，我们将提供一种示例，我们如何使用虚拟DOE在高纵横比设备中使用鲍鱼轮廓规范来维持空白控制。 In our example, the W fill process is performed using an in-situ deposition-etch-deposition (DED) methodology.
基于SI SEM图像和每个填充步骤的基本行为，使用Semulator3D®虚拟过程建模重建VIA W填充过程。包括模拟的过程包括：1）进入的沟槽蚀刻（BT，BTOE，ME，OE），2）DED过程（第1沉积，第一深度蚀刻蚀刻，第2次沉积过程）和3）空隙跟踪和虚拟测量空隙量。在过程模型中校准每个步骤以匹配实际的Si配置文件。使用与Si图像紧密相对应的Semulator3D产生的模拟3D输出结构，具有类似的空隙位置和空隙量（参见图1）。图1显示了Semulator3d中的每个等效处理步骤和实际Si晶片的步骤。使用新校准的模型，完成了300多个模拟运行的3个虚拟，以了解不同制造变量对空隙量和弓CD的影响。
图1：DED Process校准
在我们的第一个DOE中，我们使用DED工艺步骤进行了沉积和蚀刻量分析实验。我们了解到，在我们的测试条件下，可以减少空隙量但从不消除，并且沉积层不应大于顶部CD的45％（见图2）。
图2：DED轮廓，电平，DOE1的输出结构
我们的第二个DOE为校准模型（DED DED PROCESS序列）添加了额外的沉积/蚀刻工艺步骤。如在第一母牛中使用的那样，在相同的沉积和蚀刻范围（D1和E1）处设定这些附加沉积和蚀刻步骤。D1 / E1实验性分裂证明，可以分别在47＆52nm的D1和E1值下获得无效的结构（参见图3）。请注意，与DOE＃1相比，该DEDED处理序列具有额外的沉积和蚀刻步骤，其增加了处理时间并与前面使用的简单DED工艺相比降低了吞吐量。
图3：DOE2的DEDED轮廓，级别图和输出结构
在我们的3日RD.DOE，我们通过调整BT蚀刻行为参数来通过轮廓分流实验进行传入。在BT蚀刻拆分中，我们使用Semulator3D的可见性蚀刻功能来模拟该过程。源Sigma（BTA）和过度蚀刻因子（事实）是我们在虚拟实验中修改的输入参数。虚拟通过蚀刻完成后，使用虚拟计量学用于测量每个模拟运行的最大弓CD和位置。使用该方法，使用BTA（突破源Sigma）和事实（通过蚀刻量）实验分裂来产生虚拟结构，并测量弓CD和位置并绘制。结果来自3RD.DOE表示当弓CD足够小时，可以获得无效的结构。我们还了解到，当弓CD> 150nm（见图4）时，空隙量会显着增加。通过这些结果，我们现在可以使用最佳3RD.DOE结果选择我们的制造参数并继续进行SI验证。
图4：通过轮廓分割轮廓，电平图和DOE3的输出结构来电
通过弯曲规格<150nm（图5中145nm）的进入，在最终的Si过程中获得无效的结构。在这种情况下，我们的硅结果匹配了我们的模型预测，并且void问题得到了解决。
图5. Semulator3D预测结果和弓CD <150 nm时的实际SI结果。
在该演示中，执行Semulator3D建模和虚拟DOE的执行以优化DED W填充并产生无空隙结构。在所有3个中鉴定出降低的空隙或无空隙结构。使用DOE3结果的SI验证已完成，并展示了我们解决了空白问题。SI结果与模型预测相匹配，在使用试验和错误验证的时间内比可能的时间更短。该实验表明，虚拟确实可以在DED W填充过程中成功降低空隙量，同时加速过程开发和降低Si晶片测试成本。
