3D NAND:超越96层存储阵列的挑战- Coventor

与2D NAND技术的扩展实践不同，在3D NAND技术中，降低钻头成本和增加芯片密度的直接方法是添加层。2013年，三星推出了第一款采用24层MLC[1]的V-NAND产品。5年后的2018年，3D-NAND的供应商都宣布了使用TLC[2]的96层NAND的生产计划。根据最近的新闻报道，供应商们已经在致力于下一代3D NAND，它包含了更多的层。随着使用越来越多的层，3D NAND的工艺挑战是什么?它的上限是什么?

3D NAND存储阵列和关键过程挑战(来源:Lam Research) — 图1:3D NAND内存阵列和关键过程挑战(来源:Lam Research)

可选层的模具堆叠

模具堆垛要求严格的均匀性和缺陷控制，最小的面内位移和氮化收缩，可接受的热应力后的薄片弯曲，以及高氮化/氧化物湿腐蚀选择性，以保证模式精度和电性能。增加堆叠层增加了产生缺陷的机会(因为缺陷通过上层传播)，放大了器件应力(使晶圆弯曲或弯曲)，并增加了工艺的复杂性和管理。［4］

楼梯定义

目前使用多个WL光刻步骤，在每个楼梯上重复垂直步骤蚀刻和2D修剪，以提供在3D NAND设备中使用的WL楼梯的“上下”形状。这一系列的工艺步骤需要精确的蚀刻台阶轮廓、修剪的蚀刻均匀性和WL触点的回拉CD控制[3,4]。当你以给定的单元密度添加更多3D NAND层时，WL楼梯也需要加长并占用更多空间。例如，在32层NAND设备的情况下，WL楼梯从细胞阵列的边缘延伸出20um。对于一个128层的建筑，WL楼梯将延伸80um[2]。目前的WL楼梯设计可能是这种类型的3D NAND建筑的电池效率和缩放的关键障碍，因为这种线性缩放效果。正在提出替代方案来解决这个问题[5]。

(a)重复的垂直和横向修剪蚀刻，以定义WL接触垫(b)产生“上下”楼梯(来源:Lam研究和客观分析) — 图2:(a)重复的垂直和横向修剪蚀刻，以定义WL接触垫(b)产生“上下”楼梯(来源:Lam Research和客观分析)

高纵横比(HAR)存储通道蚀刻

通过90+ NAND层的极值HAR蚀刻(纵横比大于40)来创建存储通道所需的孔，挑战了当前等离子蚀刻技术的物理极限。每片晶圆上需要蚀刻超过一万亿的孔。根据Lam Research的Harmeet Singh的说法，问题包括“不完全蚀刻，弯曲，扭曲，以及堆栈顶部和底部之间的CD变化。这样的缺陷会导致内存短，相邻内存串之间的干扰，以及其他性能问题。”[4]。将几层存储阵列堆叠(例如，2层64层的存储阵列提供一个等效的128层阵列)可以缓解HAR刻蚀的挑战，但也增加了成本和产量方面的担忧。

字行(WL)替换门填充

同样，根据Lam Research的哈密特·辛格的说法，“对于替换门方案，WL钨提供了层内单个记忆细胞之间的关键导电连接。这一过程尤其具有挑战性，因为需要在内存堆栈上施加最小压力的情况下，实现复杂、狭窄、横向结构的无空隙填充。正如Singh还指出的那样，传统的CVD钨具有高拉伸应力，会导致晶圆弯曲，而且在工艺过程中氟扩散也会产生限制屈服的缺陷。低氟钨(LFW) ALD工艺是可能的电流解决方案[4]。然而，钨WL厚度要求(由于电阻率)将限制堆栈层(ONON)的厚度可以收缩，导致存储孔蚀刻的长宽比增加。在未来的NAND体系结构中，一种具有低电阻率的新型WL金属可能需要用于结垢和增加层数。

均匀无空洞填充在深3D结构中是困难的(来源:Lam Research) — 图4:均匀无空洞填充很难在深3D结构中实现(来源:Lam Research)

生产力

随着3D NAND技术的发展和比特成本的下降，人们预计3D NAND将继续支持摩尔定律的比特增长，通过扩展内存在垂直方向的扩展。然而，如果比特的增长仅仅依赖于层总数的增加，那么每个晶圆片的处理时间可能会变得成本高昂。如果晶圆片的加工时间过长，该技术将无法维持。最近，每单元4位的QLC技术已经宣布，它比每单元3位的3D NAND[7]提供了33%的容量提升。这是业界缓解堆叠高度增加带来的产能增长压力的方法之一。然而，与TLC单元的8个电压级别相比，QLC存储单元的16个可能电压级别之间的区分困难，将导致较低的写耐力和性能成本[7]。无论浮动栅极或电荷捕获栅极方案的可用性如何，业界是否能继续提高每个单元的比特数以提高容量增长是值得怀疑的。

总之，当前的3D NAND架构有几个瓶颈，可能会限制添加设备层来增加架构密度。这为创新集成解决方案以及单单元工艺技术和工具设计带来了挑战和机遇。让我们看看下一个突破会是什么!